Логическое проектирование и верификация систем на SystemVerilog

Об издании

Книга посвящена SystemVerilog – языку описания аппаратуры, используемому для моделирования электронных систем. Разработчики SystemVerilog сделали его синтаксис похожим на синтаксис языка С, что упрощает освоение. Предполагается, что у читателя есть базовая подготовка в области схемотехники и программирования. Материал по языку дается вместе с материалом по логическому проектированию, так что книга может использоваться в качестве учебного пособия для курсов цифровой схемотехники и архитектуры компьютеров. В современных подходах к проектированию аппаратуры проверка модели (верификация) не менее важна, чем ее разработка. SystemVerilog предлагает конструкции, позволяющие лучше отразить инженерный замысел в моделях, программные абстракции, упрощающие разработку тестовых окружений, утверждения, обеспечивающие проверку поведения сложных систем, а также средства измерения функционального покрытия в процессе верификации. Издание будет полезно студентам, проходящим вводный курс цифровой схемотехники, а также разработчикам, которые знакомы с Verilog или VHDL, но желают освежить свои навыки или нуждаются в кратком справочнике по SystemVerilog.

Библиографическая запись

Томас, Д. Логическое проектирование и верификация систем на SystemVerilog / Д. Томас ; перевод А. А. Слинкин, А. С. Камкин, М. М. Чупилко ; под редакцией А. С. Камкина, М. М. Чупилко. — Москва : ДМК Пресс, 2019. — 384 c. — ISBN 978-5-97060-619-3. — Текст : электронный // Цифровой образовательный ресурс IPR SMART : [сайт]. — URL: https://www.iprbookshop.ru/124995.html (дата обращения: 18.10.2022). — Режим доступа: для авторизир. пользователей